시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구
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작성일 24-05-04 22:14
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제1장 서 론
1.1. 연구 배경
최근 집적회로 시스템이 대규모 고성능화되고, 시장성을 위하여 빠른 설계 시간을 요구함에 따라, 상위 단계에서의 설계 및 합성과 IP (Intellectual Property)의 사용이 많아지고 있다아 상위 단계에서의 설계 및 합성을 이용한 집적회로 설계의 주요 과정은 그림 1-1과 같다. 컨트롤 패스 (control path) 합…(省略)
레포트/공학기술
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시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구
다. 이들 설계 과定義(정이) 각 단계에서는 각각 시뮬레이션 (simulation)이나 테스트 (test) 등을 거쳐서 각 단계에서의 설계가 주어진 설계 사양을 만족하는지 검증하는 과정이 포함된다
행위 단계 합성 (behavioral level synthesis) 는 VHDL (VHSIC Hardware Description Language)이나 Verilog HDL과 같은 상위 레벨 언어로 기술하여 설계하고 이를 합성하는 과정으로, 여기에는 자원 할당 (resource allocation), 스케쥴링 (scheduling) 등의 과정이 포함된다[1].
레지스터 전달 레벨 합성 (register-transfer level synthesis)은 크게 두 부분으로 나누어진다.
